|
1-
|
Trong cấu trúc của CPLD, khi mất nguồn nuôi thì cấu hình của nó sẽ:
|
|
|
A -
|
bị mất đi.
|
|
|
B -
|
được lưu lại.
|
|
|
C -
|
Có thể bị mất có thể không.
|
|
|
D -
|
Không có đáp án nào đúng.
|
|
2-
|
Trong cấu trúc của FPGA, khi mất nguồn nuôi thì cấu hình của nó sẽ:
|
|
|
A -
|
được lưu lại.
|
|
|
B -
|
bị mất đi.
|
|
|
C -
|
Có thể bị mất có thể không.
|
|
|
D -
|
Không có đáp án nào đúng.
|
|
3-
|
Quá trình thiết kế cho CPLD/FPGA chủ yếu là thực hiện trên các công cụ :
|
|
|
A -
|
phần cứng .
|
|
|
B -
|
phần mềm.
|
|
|
C -
|
Cả 2 loại trên.
|
|
|
D -
|
Không có đáp án nào đúng.
|
|
4-
|
Khi thiết kế cho CPLD cần phải thực hiện theo trình tự nào?
|
|
|
A -
|
Nhập thiết kế - kiểm tra, mô phỏng thiết kế - tổng hợp thiết kế - thực hiện thiết kế - mô phỏng định thời - cấu hình.
|
|
|
B -
|
Nhập thiết kế - mô phỏng định thời - tổng hợp thiết kế - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - cấu hình .
|
|
|
C -
|
Nhập thiết kế - tổng hợp thiết kế - mô phỏng định thời - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - cấu hình .
|
|
|
D -
|
Nhập thiết kế - tổng hợp thiết kế - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - mô phỏng định thời - cấu hình .
|
|
5-
|
Khi thiết kế cho FPGA cần phải thực hiện theo trình tự nào?
|
|
|
A -
|
Nhập thiết kế - mô phỏng định thời - tổng hợp thiết kế - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - cấu hình .
|
|
|
B -
|
Nhập thiết kế - tổng hợp thiết kế - mô phỏng định thời - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - cấu hình .
|
|
|
C -
|
Nhập thiết kế - tổng hợp thiết kế - kiểm tra, mô phỏng thiết kế - thực hiện thiết kế - mô phỏng định thời - cấu hình .
|
|
|
D -
|
Nhập thiết kế - kiểm tra, mô phỏng thiết kế - tổng hợp thiết kế - thực hiện thiết kế - mô phỏng định thời - cấu hình.
|
|
6-
|
Ngôn ngữ lập trình cho CPLD/FPGA là :
|
|
|
A -
|
Ngôn ngữ lập trình Visual Basic.
|
|
|
B -
|
Ngôn ngữ lập trình Pascal.
|
|
|
C -
|
Ngôn ngữ mô tả phần cứng HDL.
|
|
|
D -
|
Ngôn ngữ lập trình C.
|
|
7-
|
Có mấy cách nhập thiết kế khi thiết kế CPLD/FPGA là :
|
|
|
A -
|
1 cách : sử dụng ngôn ngữ HDL.
|
|
|
B -
|
2 cách : sử dụng ngôn ngữ HDL, dạng sơ đồ.
|
|
|
C -
|
3 cách : sơ đồ nguyên lý, sử dụng ngôn ngữ HDL, dạng sơ đồ.
|
|
|
D -
|
Nhập bất kỳ kiểu nào.
|
|
8-
|
Trong lưu đồ thiết kế CPLD/FPGA, sau khi hoàn thành phần mô phỏng thiết kế, bước tổng hợp thiết kế có nhiệm vụ chuyển file mô tả VHDL thành:
|
|
|
A -
|
File nestlist.
|
|
|
B -
|
File cấu hình.
|
|
|
C -
|
File sơ đồ.
|
|
|
D -
|
File văn bản HDL.
|
|
9-
|
Trong lưu đồ thiết kế CPLD/FPGA, phần thực hiện thiết kế gồm các bước:
|
|
|
A -
|
Phân bố bản thiết kế vào chip (map), định vị và định tuyến kết nối (place and route).
|
|
|
B -
|
Biên dịch (translate), phân bố bản thiết kế vào chip (map), định vị và định tuyến kết nối (place and route).
|
|
|
C -
|
Biên dịch (translate), định vị và định tuyến kết nối (place and route).
|
|
|
D -
|
Biên dịch (translate), phân bố bản thiết kế vào chip (map).
|
|
10-
|
Để thực hiện mô phỏng hoạt động của thiết kế CPLD/FPGA, người ta có tính đến các tham số: thời gian trễ, thời gian truy nhập… ?
|
|
|
A -
|
Đúng.
|
|
|
B -
|
Sai.
|
